SiC MOSFET芯片短路失效机理：基于 Sentaurus TCAD 的电-热-力多物理场耦合仿真
1. 绪论：碳化硅功率器件在极端工况下的可靠性挑战
在当今全球能源转型的宏大背景下，第三代半导体材料碳化硅（SiC）凭借其卓越的物理特性，正迅速取代硅（Si）成为高压、高频及高温应用领域的核心 。作为功率转换系统的关键元件，SiC MOSFET 在电动汽车、智能电网、航空航天及可再生能源等领域的普及，对电力电子设备的功率密度和效率提出了近乎严苛的要求 。然而，随着器件尺寸的持续缩小和电流强度的不断提升，SiC MOSFET 在极端故障工况下的鲁棒性问题——尤其是短路（Short-Circuit, SC）故障下的失效机理，已成为制约其系统集成和大规模可靠应用的“阿喀琉斯之踵” 。
短路故障是电力电子装置中最具破坏性的事件之一，通常源于栅极驱动信号误触发、负载突发故障或控制策略失效 。对于 1200 V 等级的 SiC MOSFET 而言，其芯片面积通常仅为同规格 Si IGBT 的五分之一至十分之一，这意味着在短路发生的微秒量级时间内，极高的母线电压直接施加在极小的有源区，导致器件内部功耗瞬时激增至数百甚至数千瓦 。这种功率密度的爆发式增长不仅引发了剧烈的自加热效应，导致结温迅速突破材料的物理极限，还会在芯片多层结构之间产生巨大的热应力，诱发物理结构的灾难性断裂 。
目前的工业标准通常要求功率器件具备至少 10 μs 的短路耐受时间（SCWT），以便保护电路有足够的时间进行故障检测并关断器件 。然而，大量实验表明，商用 SiC MOSFET 在标准母线电压下的 SCWT 往往分布在 2 至 7 μs 之间，且表现出显著的结构依赖性 。为了从微观层面洞察短路过程中的物理场演化，单纯依赖宏观的电学表征（如 ID、VDS 波形）已不足以支撑高性能器件的开发 。基于 Sentaurus TCAD（Technology Computer-Aided Design）的电-热-力多物理场耦合仿真，能够以极高的时间和空间分辨率揭示芯片内部的载流子动力学、热流分布以及应力集中点，从而为提升 SiC 芯片的短路鲁棒性提供科学依据 。
2. 4H-SiC 材料的半导体物理基础与建模参数
SiC 作为一种典型的宽禁带半导体，其物理属性与传统硅材料有着本质区别。在 Sentaurus TCAD 仿真中，必须准确定义其各向异性的物理模型和随温度剧烈变化的输运参数 。
2.1 晶体各向异性与电子输运
SiC 器件中最常用的多型体为 4H-SiC。由于其六方晶系结构，4H-SiC 的迁移率、击穿电场和热导率在不同的晶向（如垂直于 c 轴和平行于 c 轴）表现出显著差异 。倾佳电子力推BASiC基本半导体SiC碳化硅MOSFET单管，SiC碳化硅MOSFET功率模块，SiC模块驱动板，PEBB电力电子积木，Power Stack功率套件等全栈电力电子解决方案。
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在 TCAD 仿真中，迁移率 μ 和电位 ϕ 的关系遵循各向异性张量方程。下表列出了 4H-SiC 在仿真中采用的核心物理常数：
| 物理量名称 | 符号 | 典型值 (300 K) | 特性描述 | 参考来源 |
|---|---|---|---|---|
| 禁带宽度 | Eg | 3.26 eV | Si 的 3 倍，决定了低本征载流子浓度 | |
| 击穿电场 | Ebr | 2.5 - 3.0 MV/cm | Si 的 10 倍，支持更薄的外延层 | |
| 电子饱和漂移速度 | vsat | 2.0×107 cm/s | 决定了短路饱和电流的上限 | |
| 热导率 | κ | 3.0 - 4.5 W/(cm·K) | 优于铜，但随结温升高而显著下降 | |
| 介电常数 | εr | 9.66 | 影响电场分布与电容特性 |
2.2 温度相关性物理模型
短路瞬态仿真的准确性极大地依赖于物理参数对结温的响应。随着温度从 300 K 升至 1000 K 以上，SiC 的物理行为会发生剧变 。
2.2.1 迁移率退化 (Mobility Degradation)
在短路期间，由于格点振动增强，声子散射成为主导机制。Sentaurus TCAD 采用包含掺杂相关（DopingDep）、高场饱和（HighFieldSat）及格点温度相关（TempDependence）的综合迁移率模型 。实验观测到的短路电流在达到峰值后出现的缓慢下降现象，其物理本质便是结温升高导致的载流子迁移率大幅退化 。
2.2.2 本征载流子浓度的指数级增长
虽然 SiC 的本征温度极限高于 Si，但在短路引发的局部“热点”区域，结温若突破 1500 K，本征载流子浓度 ni 将呈指数级上升，直至接近漂移区的掺杂浓度 。这将引发漏电流量级的跃迁，是热失控失效的直接诱因。
2.2.3 比热容与热导率的非线性效应
SiC 的比热容 Cv 随温度升高而增加，这意味着在极高结温下，吸收相同热量所需的能量更多 。忽略这一非线性效应会导致仿真预测的峰值结温产生约 25% 的偏差 。同时，热导率 κ 随温度升高而降低，表现为 κ(T)∝T−1.5，进一步恶化了高温区的散热效率 。
2.3 掺杂剂的不完全电离 (Incomplete Ionization)
由于 SiC 的受体（如铝 Al）和供体（如氮 N）能级较深，在室温下并未完全电离 。短路过程中的剧烈温升会显著提高电离率，改变器件的有效掺杂剖面，进而影响 JFET 区的电阻和短路饱和电流的波形。TCAD 仿真中必须引入 Fermi 模型和能级退化参数来修正这一电离过程 。
3. 短路故障的分类与电学物理过程
根据短路发生的时刻及外围电路状态，SiC MOSFET 的短路事件通常被划分为三种基本类型 。
3.1 硬开关短路 (Hard Switching Fault, HSF)
HSF 发生在器件开启之前，即漏源两端已经承受了全母线电压，此时栅极突然接收到开启信号 。
- 物理过程：在栅极开启的瞬间，器件直接从关断状态切入饱和区。漏极电流 ID 迅速攀升至数百安培，同时漏源电压 VDS 维持在高位。
- 能量特征：HSF 产生的瞬态功率密度最高。由于 VDS 始终为高值，器件内部的电场主要集中在栅氧化层边缘和 PN 结处 。
- 失效倾向：极高的峰值结温往往在关断时刻达到最大，易引发延迟失效（Delayed Failure）。
3.2 负载下故障 (Fault Under Load, FUL)
FUL 指器件在正常导通（对负载供电）状态下，负载端突然短路 。
- 物理过程：VDS 在极短的时间内从几伏特激增至母线电压。根据 iC=CGD⋅dv/dt，巨大的 VDS 变化率通过米勒电容（Miller Capacitance）向栅极注入电荷，导致栅极电压 VGS 出现显著过冲 。
- 电磁反馈：VGS 的过冲进一步激发了更高的 ID 峰值。因此，在相同母线电压下，FUL 的短路电流峰值通常高于 HSF 。
- 防护难点：FUL 对驱动电路的箝位能力提出了更高要求。
3.3 第三象限短路 (Type III SC)
在桥式电路中，若处于续流状态的 SiC MOSFET（体二极管导通或同步整流导通）遭遇另一侧桥臂误开启，则发生第三象限短路 。此时器件需在极短时间内完成从反向导通到正向阻断状态的转变，电流方向发生剧烈逆转，涉及复杂的载流子抽取和复合过程。
4. Sentaurus TCAD 的电-热-力耦合建模方法
为了真实还原短路失效过程，TCAD 仿真必须打破单一物理场的限制，实现电学输运、格点自加热以及固体力学应变的实时同步求解 。
4.1 电-热耦合：热力学传输模型 (Thermodynamic Model)
Sentaurus Device 的核心在于求解泊松方程、电流连续性方程和格点能量平衡方程。在短路仿真的极高电流密度下，传统的漂移-扩散模型已不足以描述热梯度对载流子的贡献 。
必须在 Physics 块中声明 Thermodynamic 选项，这引入了温差电效应（Soret effect）。此时，电流密度方程修正为：
Jn=−nqμn∇ϕn+nμn(−Pn∇T)
其中，∇T 代表温度梯度，这一项在沟道和 JFET 区等热产生极度集中的区域对电场重新分布起到了关键作用 。
4.2 结构化建模与混合模式仿真 (Mixed-Mode)
短路特性受外部寄生参数（如母线杂散电感 Lσ、驱动电阻 RG）影响巨大。使用 Sentaurus Device 的 Mixed-Mode 功能，可以将有限元定义的微观结构嵌入到外部 SPICE 电路网络中 。
下表展示了基于“基本半导体”典型器件参数建立的短路仿真电路基准配置：
| 电路元件名称 | 符号 | 仿真设定值 | 物理意义 | 参考来源 |
|---|---|---|---|---|
| 母线电压 | VDC | 600 - 800 V | 实际应用的主流电压等级 | |
| 栅极驱动电压 | VGS(on/off) | +18 V / -5 V | 确保可靠开启与关断 | |
| 外接栅极电阻 | RG(ext) | 10 - 22 Ω | 控制 dv/dt 与短路响应速度 | |
| 杂散电感 | Lstray | 30 - 40 nH | 模拟功率回路的寄生效应 |
4.3 固体力学耦合 (Solid Mechanics Model)
短路失效的最终形式往往是物理层面的炸裂。Sentaurus 提供了 SolidMechanics 模块，通过计算各区域的热膨胀应变和 von Mises 应力，预测材料的疲劳与开裂 。应力张量与温度变化的关系遵循：
σ=C:(ε−αΔTI)
其中，C 为刚度张量，α 为材料的热膨胀系数（CTE）。TCAD 仿真中需精细定义各材料层（SiC、金属铝、聚酰亚胺、钝化层）的弹性模量和 CTE 随温度变化的函数 。
5. SiC MOSFET 短路失效的主要微观机制
基于 TCAD 多物理场仿真与后失效分析（Post-Failure Analysis），SiC MOSFET 的短路失效可归纳为以下四种核心物理机制 。
5.1 热失控与寄生 BJT 开启 (BJT Latch-up)
这是最致命的失效模式。SiC MOSFET 内部集成了一个由 N+ 源区、P-well 和 N− 漂移区构成的寄生 NPN 双极型晶体管 。
- 诱发因素：在短路过程中，高能空穴电流在流经 P-well 基区电阻时产生压降。当该压降达到 SiC 的结电压（约 2.7 V）时，寄生 BJT 将强制开启 。
- 正反馈过程：BJT 的开启引入了额外的双极电流，进一步增加了焦耳热产出；结温升高又导致 P-well 电阻增加，基极压降更大，从而形成失控的自激循环。
- 仿真表现：TCAD 云图中可以清晰地观察到，当 ID 电流突然脱离饱和区并呈垂直上升趋势时，P-well 区域的电流矢量方向发生了根本性逆转 。
5.2 栅极氧化层（SiO2）介质失效
栅极氧化层的可靠性一直是 SiC 器件的薄弱环节 。
- 电-热场协同破坏：短路时，栅极承受正向偏置，氧化层电场极高。高温会激发 Fowler-Nordheim（FN）隧穿效应，使大量热电子注入氧化层陷阱中，导致阈值电压 Vth 发生不可逆漂移 。
- 物理击穿：当局部结温突破介质极限时，SiO2 发生热击穿。在仿真波形中，这通常表现为 VGS 瞬间跌落至 0 V，驱动电路完全失去对沟道的控制能力 。
5.3 铝金属熔化与级联力学失效
这是典型的力学主导失效模式。顶层源极铝（Al）的熔点仅为 660∘C (933 K) 。
- 热应力失配：由于铝的 CTE（约 23×10−6/K）远大于 SiC（约 4.0×10−6/K），在短路引起的剧烈温升下，金属层对下方的介质层产生巨大的挤压应力 。
- 熔融渗透：短路 5-10 μs 后，顶层铝层往往进入熔融状态。光学成像证实，熔融铝会在巨大的热机械应力作用下，沿着受损层间介质（PMD）的微裂纹向下渗透，最终与栅极或 P-base 发生短路 。
5.4 延迟失效机制 (Delayed Failure)
延迟失效是指器件在短路脉冲结束后看似正常关断，但在关断后的数百微秒内突然烧毁 。
- 物理机制：关断瞬间，内部结温达到峰值。虽然沟道电流消失，但高温引发的本征热产生电流（Itail）在全母线电压下依然会产生可观的功耗。由于此时芯片正处于热量向封装外部传导的瓶颈期，若热量积聚速度超过耗散速度，局部“热点”将继续升温，最终触发热失控或物理爆裂 。
6. 不同拓扑结构的短路鲁棒性量化分析
器件的几何结构对电场分布、电流路径及散热性能有着决定性影响。
6.1 平面型 (Planar) 与沟槽型 (Trench) 的对比
| 结构类型 | 核心优势 | 短路可靠性表现 | 主要失效模式 |
|---|---|---|---|
| 平面型 | 工艺成熟，Vth 稳定性好 | SCWT 较长，通常为 6-8 μs | 关断后的热失控、延迟失效 |
| 沟槽型 | 导通电阻极低，无 JFET 电阻 | SCWT 较短，通常为 2-5 μs | 沟槽拐角处的栅氧化层热击穿 |
数据参考：
沟槽型结构虽然在效率上具有代际优势，但其栅氧化层位于受力最集中的沟槽底部。TCAD 仿真显示，沟槽底角的电场强度可达平面型的 1.5 倍，且此处的力学 von Mises 应力极易诱发介质层疲劳 。
6.2 沟槽型结构的演进：双沟槽 (DT) 与非对称沟槽 (AT)
研究表明，通过改变沟槽的对称性，可以显著改善短路时的热分布 。
双沟槽 (Double Trench, DT) ：在栅极沟槽两侧设置源极沟槽。仿真显示，这种结构能够有效屏蔽栅底电场，但在短路时，热量高度对称地集中在窄小的台面区域，导致中心点温升过快 。
非对称沟槽 (Asymmetric Trench, AT) ：通过引入一侧深 P-Shield 屏蔽区，打破热量分布的对称性。
- 仿真洞察：AT 结构成功将短路时的热量产生点推向芯片深处（远离 SiC/SiO2 界面），有效降低了栅极氧化层承受的热压力 。
- 性能提升：在 600 V 母线电压下，AT 结构的 SCWT 可提升至 12 μs 以上，展现出卓越的工程应用潜力 。
7. 典型商用 SiC MOSFET 模块电学特性基准
在进行 TCAD 模型校准时，应充分参考当前工业界领先产品的电学规格。以下是“基本半导体”系列模块在仿真中的关键对标数据：
| 模块型号 | 电压 VDSS | 额定电流 ID | RDS(on) (Typ.) | 封装特性 | 仿真关键参考点 |
|---|---|---|---|---|---|
| BMF540R12KHA3 | 1200 V | 540 A | 2.2 mΩ | 62mm 工业级 | 超高短路电流密度下的散热瓶颈 |
| BMF240R12KHB3 | 1200 V | 240 A | 5.3 mΩ | Si3N4 陶瓷衬底 | 陶瓷基板对应力的缓冲效应 |
| BMF160R12RA3 | 1200 V | 160 A | 7.5 mΩ | 34mm 标准封装 | 母线电感对 VGS 过冲的影响 |
| B3M010C075Z | 750 V | 240 A | 10.0 mΩ | 银烧结单管 | 银烧结界面对结温降低的贡献 |
仿真中应特别注意 RDS(on) 随温度的变化率。例如，BMF540R12KHA3 的芯片级内阻从 25∘C 的 2.2 mΩ 升至 175∘C 的 3.9 mΩ 。这一接近两倍的增长率直接决定了短路电流波形的斜率与峰值，是实现电-热闭环精确仿真的核心参数。
8. 提升 SiC 芯片短路鲁棒性的多维度优化方案
基于电-热-力耦合仿真的结论，可从设计、材料和系统三个层面提出优化路径 。
8.1 结构级设计优化 (Cell-Level)
增加沟道长度 Lch ：
- 物理机制：虽然增加 Lch 会略微提升导通电阻，但能显著降低饱和电流峰值。TCAD 灵敏度分析表明，沟道长度增加 10%，短路耐受时间可平均延长 0.5-1.0 μs 。
优化 JFET 区宽度与掺杂：
- 物理机制：通过减小 JFET 宽度实现“预耗尽”效应，在短路高压下自动收缩电流通道，起到内生限流作用 。
栅介质层厚度权衡：
- 物理机制：适当加厚栅氧化层可大幅提升临界击穿电压，但需平衡跨导下降和 Vth 调整带来的驱动损耗。
8.2 封装与材料工艺优化 (Package-Level)
银烧结 (Silver Sintering) 技术：
- 优势：相比传统锡膏焊料，银烧结层具有更高的导热系数（>200 W/m·K）和更低的 CTE 错位 。仿真显示，采用银烧结工艺可使短路瞬态结温峰值降低 20−30∘C，有效延缓热失控。
源极金属层（Metallization）改进：
- 方案：增加铝层厚度或引入镍/铜（Ni/Cu）复合金属层 。镍层的熔点（1453 ∘C）远高于铝，可作为一道强有力的物理屏障，阻挡熔融金属向敏感的有源区渗透 。
高韧性层间介质 (PMD) ：
- 方案：开发并应用具有更高断裂韧性和 CTE 匹配性的绝缘材料，防止在极端热应力下产生结构裂纹 。
8.3 系统级主动保护策略 (System-Level)
超快退饱和检测 (Desat Protection) ：
- 针对 SiC MOSFET 极短的 SCWT，传统的 Desat 响应时间（通常 > 2 μs）已显不足。仿真支持开发响应时间小于 500 ns 的智能驱动电路 。
双阶段关断策略 (Two-Stage Turn-off) ：
- 在检测到短路后，先将栅压降低至中等水平（如 10 V）以限制电流增长，随后再彻底关断。这能有效降低关断瞬间的 di/dt 和电压尖峰，防止二次失效 。
9. 结论：通往高可靠性碳化硅应用之路
通过基于 Sentaurus TCAD 的电-热-力多物理场耦合仿真，我们得以剥离宏观电学波形的掩盖，深入触及 SiC MOSFET 短路失效的物理本质。研究清晰地表明，短路失效并非由单一因素驱动，而是电荷输运异常、格点极端升温以及机械应力断裂交织作用的结果。
核心发现总结如下：
- 热-力耦合是失效的终极诱因：大多数短路失效最终表现为熔融铝沿力学裂纹渗入栅极，而非单纯的半导体本征击穿。
- 结构拓扑决定热稳定性：非对称沟槽等先进结构通过空间上的热源偏移，为介质层提供了宝贵的生存裕度，是未来高鲁棒性器件的主流演进方向。
- 封装工艺是隐形的防线：银烧结工艺和金属化层结构的改进在瞬态散热和应力缓冲中扮演了不可替代的角色。
展望未来，随着 SiC 器件向 3.3 kV 乃至 10 kV 更高电压等级迈进，其短路失效机理将涉及更复杂的动态雪崩和双极电荷调控 。依托不断完善的多物理场仿真模型，结合实时在线监控技术，我们不仅能预判器件的生命周期极限，更能通过精准的“基因工程式”芯片设计，彻底解决碳化硅芯片的短路可靠性难题。这将为全球电力电子系统的持续绿色转型，提供坚实且长久的底层硬件支撑
审核编辑 黄宇
