高速 PCB 的信号完整性（Signal Integrity, SI）问题通常并非由原理图错误直接引起，而是由布线拓扑、过孔换层策略和叠层材料选择共同决定。连续参考平面、邻近缝合过孔、合理控制过孔残桩，以及根据 Dk、Df 选择板材，是降低返回路径不连续、过孔谐振、信号损耗、串扰和 EMI 风险的关键。
信号完整性失效很少是由某一个重大错误单独引发的，更有可能是由一系列看似合理的布局决策累积而成的。例如：选择了一种过孔类型、对差分对进行了几次换层布线，或采用了默认的叠层材料，上述各项决策均会改变信号的电气行为。等到工程师运行分析或制作第一块原型板时，这些决策的综合效应就表现为时序失效、噪声过大或眼图失效。
根本原因几乎总出在PCB 布局上，而非原理图。原理图定义了哪些信号连接到哪些引脚，布局决定了这些连接的电气行为。对信号质量影响最大的三个布局决策是：布线拓扑、过孔策略以及叠层材料选择。
为什么“返回电流”既实用又可能造成误导?
大多数关于 PCB 布局中信号完整性的文章，都将返回电流描述为在参考平面上从接收端流回源端的电流。这种表述便于理解，它为工程师提供了一种在大多数布局决策中足够可靠的实用思维模型。然而，这是一种简化，而在最容易出现信号完整性问题的边界场景中，这种简化可能不再成立。
从物理本质来看，信号是一种电磁波，在走线与它所能找到的最近导电结构（通常为位于信号走线下方的平面）之间的介质中传播。波的传播速度由局部介电常数决定，在 PCB 表面空气中约为光速，在介电常数 Dk 为 4.0-4.2 的标准 FR-4 中则约为光速的一半。
当电磁波向前传播时，电场会在它能到达的任何铜上终止。铜中的电子通过移动来对场做出响应。在参考平面上测量到的“电流”，实际上是导体对场的响应，而非具有目的地的独立实体。
即使两个铜层在物理上彼此分离，电磁场也不会因此停止传播。介质填充二者之间的空间，使场得以穿过。场会在几何结构允许的任何地方传播，并在它接触到的每个导体上感应出电流。
这种视角很重要，是因为它解释了“返回电流会找到另一条路径”这一说法无法清晰解释的失效模式。
当参考平面存在间隙时，场不会在该间隙处停止；它会扩展至能找到的任意导体，并在该导体上终止。通常情况下，该导体为下方相邻的平面。能量通过间隙耦合，在上、下平面之间以平行板的模式传播，并在下层平面上感应出电流。在下层平面上观察到的电流并非“迷路”的返回电流，而是导体对逃出其预定边界的场做出的响应。
当信号过孔在层间转换且附近没有接地过孔时，电磁场必须在参考平面之间穿越。在没有接地过孔为其提供连续边界的情况下，场将在平面间区域中扩散，并在它所触及的任何铜上感应出电流，回路面积随之增大。下层平面上的电流分布看起来杂乱无章，这是因为当场的边界条件未受约束时，电磁场会持续扩散，直至耦合到可终止的导体。
缝合过孔可在电磁场跨越参考平面时提供连续的导电边界，从而限制场的扩散范围，使感应电流分布更加集中，并减小回路面积。无论将这一机制表述为“回流电流沿接地过孔流动”，还是“场在过渡处具有连续边界”，其物理本质都是相同的。从场的角度更能清楚地说明缝合过孔为何有效。
决策 1
布线拓扑决定信号传播行为
每个高速信号均以波的形式沿传输线传播，并穿过介质材料（例如无线电波和红外线）。该波需要两个要素：前向路径（即走线），以及参考导电结构，通常称为“返回路径”。
不过，更准确的表述是“相邻路径”或“参考路径”。并不存在电流从一个导体“返回”到另一个导体的情况，因为电子不会从一个导体跳到另一个导体。
在几乎所有 PCB 布局情形中，最佳参考路径为一大片完整的导电材料层，它在 PCB 的 Z 轴方向上与传输线走线（即信号走线）非常接近，仅由薄介质材料隔开。
电磁场会优先耦合到邻近参考平面，而返回电流则被走线与该平面之间的场沿着平面拉动。走线正下方通常是最小阻抗路径，因此电流分布会集中在走线下方。这就是电磁能量在 PCB 中传输的方式。
不同 PCB 布线的返回路径比较：
A. 理想返回路径几何结构，通过紧密的位移电流形成相邻返回路径
B. 相邻平面中的间隙，使场沿较长路径到达相邻回流平面
C. 返回路径缝合过孔如何影响返回路径
当信号通过过孔换层时，返回电流也必须更换参考平面。如果附近没有接地过孔提供这种过渡，回流电流必须找到另一条路径。返回电流扩散，走得更远，并增大回路面积。增大的回路面积会增加信号路径的电感。电感会减慢边沿速度、产生电压尖峰并增加电磁辐射。
这是一个布线拓扑问题。两组差分对在同一电路板上，即使具有相同的叠层结构和相同的驱动 IC，其信号质量也可能因布线方式的不同而完全不同。仅位于两个层且只更换一次参考平面的差分对将具有干净的返回路径。跨越九个层和四个参考平面的差分对将具有遍布不连续点的返回路径。
Sigrity X Aurora 返回路径分析工作流程可直观地突出显示设计中的问题。在测试设计中，两组 USB 差分对布线在同一块电路板上。第一组差分对（P0_USB）更换了两个层，保持了干净的高质量回流路径。第二组差分对（P1_USB）在返回顶层之前，跨越四个参考平面，更换了九个层。这两个电路之间的返回路径质量差异很大，尽管两者均通过了 DRC；是布线决策造成了这种差异。
决策 2
过孔类型决定信号的频率上限
当信号通过电镀通孔（Plated Through Hole，PTH）过孔从一层过渡到另一层时，该过孔会贯穿整个电路板厚度。过孔在目标层以下的部分称为 stub。Stub 是一段终端开路的导体，虽然不属于有效信号路径，但电磁能量仍会耦合进入其中。
过孔 stub 谐振概念图。截面图展示了一个 PTH 过孔，其 stub 部分在目标信号层下方高亮显示，移除这些 stub 可减少电磁干扰（EMI）场效应随意扩散的问题。
能量沿 stub 向下传播，到达开路端后反射回来。在特定频率下，信号在 stub 中的往返延迟等于信号波长的一半。在该频率下，反射能量抵消原始信号。这会在频率响应中形成谐振凹陷，意味着信号恰好在该频率处产生功率损耗。
发生该现象的频率取决于stub 长度、电路板材料的介电常数（Dk）以及过孔结构的完整 3D 几何形状（焊盘尺寸、反焊盘间距、接地过孔距离）。较长的 stub 会在更低频率处产生谐振。Dk越高，谐振频率也越低，因为信号在介电常数较高的材料中传播速度更慢。在《高速数字设计中的高级信号完整性》（Hall 等著）中，对一个 37.8 mil 的过孔 stub 进行全波 3D 电磁仿真，可知谐振发生在约 10 GHz 处。
在该谐振频率下，约 62% 的信号功率辐射至周围平面层，而非到达接收端。作者指出，简单的四分之一波长公式只能粗略地近似实际谐振频率（误差在几 GHz 范围内），因为物理过孔结构的寄生电容和电感会使谐振点发生偏移。该结论具有实际意义：若信号带宽接近 stub 的谐振频率，则应缩短或移除该 stub。
这就是过孔类型至关重要的原因。盲孔、埋孔及背钻孔均可减小或去除 stub。连接第 1 层与第 3 层的盲孔，在第 3 层以下没有 stub。背钻 PTH 过孔在电镀完成后其 stub 被物理去除。根据信号频率选择合适的过孔类型，决定了通道可用带宽的上限。
决策 3
叠层材料选择决定
信号速度与传输损耗
叠层材料影响电路板上的每个信号。有两个属性最为关键：介电常数（Dk）和耗散因子（Df），后者也称为损耗角正切。
材料比较表列出了 FR-4、Megtron 6、Isola I-Speed 及 Rogers 材料在多个来源中的近似 Dk 与 Df 值，数据仅供参考，不可用于设计。具体就 Panasonic Megtron 6 而言，材料参数值可能因其规格频繁更新而有所不同。在指定材料之前，请与制造商核实本表中的所有数值。Cadence 不对因未在具体应用场景中与制造商核实上述信息而导致的设计错误承担责任。
Dk 控制信号速度和阻抗。较高的 Dk 会降低信号速度，并改变走线宽度与介质厚度之间的阻抗关系。如果将材料从 FR-4（Dk 约为 4.0）更换为低损耗层压板（如 Panasonic Megtron 6，Dk 约为 3.63），则在相同走线几何形状下，阻抗会发生改变。走线宽度需要针对新材料重新计算。
Df 控制高频下的信号损耗。每当信号波穿过介质时，部分能量会被吸收并转化为热量。Df 越高，单位长度的损耗越大，且损耗随频率升高而增加。标准 FR-4（Df 约为 0.015 至 0.025）适用于频率高达几 GHz 的信号。对于更高速的信号，Isola I-Speed（Df 约为 0.007）或 Megtron 6 等低损耗材料可显著降低衰减。
Dk 也会影响串扰。低 Dk 材料可降低相邻走线之间的耦合。Sierra Circuits 的《HDI 设计指南》指出，在高密互连（HDI）基板中，使用低 Dk 材料并缩短耦合走线长度，串扰最高可降低 50%。
材料选择只需在截面编辑器中进行一次，就会传递到整块电路板的每一项阻抗计算、每一次损耗仿真以及每一次串扰分析中。
布局决策，而非原理图决策
原理图不规定过孔类型、布线层过渡或电路板材料，这些均属于布局决策：决定信号到达时是完好还是已劣化。布线拓扑决定返回路径质量，过孔策略决定频率上限，材料选择决定损耗下限和串扰基线。
这些决策中的每一个都可以在布局期间使用 Allegro X PCB Designer 与 Sigrity X Aurora 进行评估。在将设计交付制造之前，可以提取布线拓扑、仿真过孔结构并验证材料属性。核心原则是：依据分析数据做出设计决策，而不是依赖默认设置。点击文末阅读原文阅读电子书，了解如何优化高速 PCB 设计中的完整流程，打造高性能信号完整性。
